Questão
ID 3478494Disciplina: Engenharia de Telecomunicações
Assunto: Circuitos Lógicos
Ano: 2012 Banca: FUNRIO - Fundação de Apoio a Pesquisa, Ensino e Assistência Órgão: Centro Nacional de Tecnologia Eletrônica Avançada S.A.
Qual o resultado da simulação do código abaixo, quando compilado com um simulador que suporta SystemVerilog 2009?
module test;
logic [32:0] o = 'bx;
initial \$display("o = %b", o);
endmodule
module test;
logic [32:0] o = 'bx;
initial \$display("o = %b", o);
endmodule