Questão
ID 2128732Disciplina: Engenharia Elétrica e Engenharia Eletrônica
Assunto: FPGA e VHDL
Ano: 2019 Banca: IFSP - Instituto Federal de Educação, Ciência e Tecnologia de São Paulo Órgão: Instituto Federal de Educação, Ciência e Tecnologia de São Paulo
Uma porta E simples, em linguagem VHDL, pode ser assim descrita:
library IEEE;
use IEEE.std_logic_1164.all;
entity ANDGATE is
port (
I1 : in std_logic;
I2 : in std_logic;
O : out std_logic);
end entity ANDGATE;
architecture RTL of ANDGATE is
begin
O <= I1 and I2;
end architecture RTL;
Fonte: Astral Científica. CPLD Trainer. Curitiba: 2013.
Com relação aos blocos que compõem a estrutura de um programa em VHDL, é correto afirmar que: