Questão
ID 1985425Disciplina: Engenharia Elétrica e Engenharia Eletrônica
Assunto: Circuitos Integrados
Ano: 2012 Banca: FUNRIO - Fundação de Apoio a Pesquisa, Ensino e Assistência Órgão: Centro Nacional de Tecnologia Eletrônica Avançada S.A.
No contexto do fluxo de projeto de um circuito integrado afirma-se o que segue.
I. O resultado da síntese lógica de um sistema digital é um netlist de portas lógicas que implementa a funcionalidade
modelada em HDL.
II. O emprego de linguagem HLD Verilog para modelamento de um sistema nos dá um nível de abstração dos detalhes
relativos à sua implementação física.
III. Tendo o projeto passado pela análise estática de temporização (STA – static timing analysis ) e pela checagem de
equivalência lógica (LEC – logic equivalence checking) durante a síntese lógica não há necessidade de repetir estes
passos novamente após o leiaute.
I. O resultado da síntese lógica de um sistema digital é um netlist de portas lógicas que implementa a funcionalidade
modelada em HDL.
II. O emprego de linguagem HLD Verilog para modelamento de um sistema nos dá um nível de abstração dos detalhes
relativos à sua implementação física.
III. Tendo o projeto passado pela análise estática de temporização (STA – static timing analysis ) e pela checagem de
equivalência lógica (LEC – logic equivalence checking) durante a síntese lógica não há necessidade de repetir estes
passos novamente após o leiaute.