Considere o sinal intermediário ‘m’ no programa abaixo: 1 __________ ENTITY figura IS 2 __________ PORT ( a, b, c :IN BIT; 3 __________ Y ________ :OUT BIT); 4 __________ END figura; 5 6 __________ ARCHITECTURE quest OF figura IS 7 8 _____________ SIGNAL m __ :BIT; 9 10 _________ BEGIN 11 ______________ m <= a AND b; 12 ______________ Y <= m OR c; 13 _________ END quest; O circuito descrito pela linguagem VHDL acima é representado pela letra:

Questão 1521764

Engenharia Elétrica e Engenharia Eletrônica · 2019

ID 1521764

Disciplina: Engenharia Elétrica e Engenharia Eletrônica

Assunto: FPGA e VHDL

Ano: 2019 Banca: IFMG - Instituto Federal de Minas Gerais Órgão: Instituto Federal de Minas Gerais

Considere o sinal intermediário ‘m’ no programa abaixo:

1__________ENTITY figura IS

2__________PORT ( a, b, c :IN BIT;

3__________Y________:OUT BIT);

4__________END figura;

6__________ARCHITECTURE quest OF figura IS

8_____________SIGNAL m__ :BIT;

10_________BEGIN

11______________m <= a AND b;

12______________Y <= m OR c;

13_________END quest;

O circuito descrito pela linguagem VHDL acima é representado pela letra: