Questão
ID 752202Disciplina: Tecnologia da Informação
Assuntos: Hazards em Pipeline (Estrutural, Dado, Controle)
Ano: 2025 Banca: DIRENS AERONÁUTICA - Diretoria de Ensino da Aeronáutica Órgão: Ministério da Defesa - Aeronáutica
Quando as referências à memória não encontram os dados nas caches L1 e L2 em uma CPU com paralelismo (pipeline), ocorre uma longa espera até que a palavra requisitada e sua linha de cache sejam carregadas. Nesse cenário, o pipeline é interrompido. Qual estratégia pode ser utilizada para mitigar esse problema?